Logica en flip-flops-SN74LVC74APWR

SlipperEnVergrendelingzijn gewone digitale elektronische apparaten met twee stabiele toestanden die kunnen worden gebruikt om informatie op te slaan, en één flip-flop of grendel kan 1 bit aan informatie opslaan.

Flip-Flop (afgekort als FF), ook bekend als een bistabiele poort, ook wel bekend als een bistabiele flip-flop, is een digitaal logisch circuit dat in twee toestanden kan werken.Flip-flops blijven in hun staat totdat ze een ingangspuls ontvangen, ook wel een trigger genoemd.Wanneer een ingangspuls wordt ontvangen, verandert de flipflopuitgang volgens de regels van toestand en blijft vervolgens in die toestand totdat een nieuwe trigger wordt ontvangen.

Vergrendeling, gevoelig voor het pulsniveau, verandert van toestand onder het niveau van de klokpuls, vergrendeling is een niveau-getriggerde opslageenheid en de actie van gegevensopslag hangt af van de niveauwaarde van het ingangssignaal, alleen wanneer de vergrendeling zich in de staat inschakelen, zal de uitvoer veranderen met de gegevensinvoer.Latch verschilt van flip-flop, het houdt geen gegevens vast, het signaal aan de uitgang verandert met het ingangssignaal, net zoals het signaal dat door een buffer gaat;Zodra het grendelsignaal als grendel fungeert, zijn de gegevens vergrendeld en werkt het ingangssignaal niet.Een grendel wordt ook wel een transparante grendel genoemd, wat betekent dat de uitvoer transparant is voor de invoer wanneer deze niet is vergrendeld.

Het verschil tussen grendel en flip-flop
Latch en flip-flop zijn binaire opslagapparaten met geheugenfunctie, die een van de basisapparaten zijn om verschillende logische timingcircuits samen te stellen.Het verschil is: grendel heeft betrekking op al zijn ingangssignalen; wanneer het ingangssignaal grendel verandert, is er geen klokterminal;flip-flop wordt bestuurd door de klok, alleen wanneer de klok wordt geactiveerd om de huidige invoer te bemonsteren, de uitvoer te genereren.Omdat zowel de grendel als de flip-flop timinglogica zijn, is de uitvoer uiteraard niet alleen gerelateerd aan de huidige invoer, maar ook aan de vorige uitvoer.

1. vergrendeling wordt geactiveerd door niveau, niet door synchrone controle.DFF wordt geactiveerd door klokflank en synchrone besturing.

2、latch is gevoelig voor het ingangsniveau en wordt beïnvloed door de bedradingsvertraging, dus het is moeilijk om ervoor te zorgen dat de uitgang geen bramen produceert;Het is minder waarschijnlijk dat DFF bramen produceert.

3. Als je poortcircuits gebruikt om grendel en DFF te bouwen, verbruikt grendel minder poortbronnen dan DFF, wat een betere plaats is voor grendel dan DFF.Daarom is de integratie van het gebruik van grendel in ASIC hoger dan bij DFF, maar het tegenovergestelde is waar in FPGA, omdat er geen standaard grendeleenheid in FPGA is, maar er is wel een DFF-eenheid, en een LATCH heeft meer dan één LE nodig om gerealiseerd te worden.grendel is niveau-getriggerd, wat overeenkomt met het hebben van een vrijgave-einde, en na activering (op het moment van vrijgaveniveau) is dit gelijk aan een draad, die verandert met de uitgang.In de niet-ingeschakelde toestand blijft het oorspronkelijke signaal behouden, wat zichtbaar is en het flip-flop-verschil, in feite is de grendel vaak geen vervanging voor ff.

4, zal de grendel een uiterst complexe statische timinganalyse worden.

5, op dit moment wordt Latch alleen gebruikt in het zeer geavanceerde circuit, zoals de P4 CPU van Intel.FPGA heeft een grendeleenheid, de registereenheid kan worden geconfigureerd als een grendeleenheid, in de Xilinx v2p-handleiding zal deze worden geconfigureerd als register/grendeleenheid, de bijlage is het Xilinx half-slice-structuurdiagram.Andere modellen en fabrikanten van FPGA’s gingen niet op controle.--Persoonlijk denk ik dat Xilinx in staat is om de altera direct te matchen, misschien meer problemen, om een ​​paar LE te doen, maar niet het Xilinx-apparaat, elke slice kan zo worden geconfigureerd, altera's enige DDR-interface heeft een speciale grendeleenheid, over het algemeen alleen hogesnelheidscircuit zal worden gebruikt in het grendelontwerp.altera's LE is geen grendelstructuur, en controleer de sp3 en sp2e, en andere niet om te controleren, de handleiding zegt dat deze configuratie wordt ondersteund.De uitdrukking wangdian over altera klopt, altera's ff kan niet worden geconfigureerd om te vergrendelen, het gebruikt een opzoektabel om grendel te implementeren.

De algemene ontwerpregel is: vermijd vergrendeling in de meeste ontwerpen.het laat je ontwerpen dat de timing is voltooid, en het is erg verborgen, niet-veteraan kan het niet vinden.Het grootste gevaar is het niet filteren van bramen.Dit is uiterst gevaarlijk voor het volgende niveau van het circuit.Gebruik daarom geen grendel zolang u de D-flip-flop-plaats kunt gebruiken.